<div dir="ltr"><div dir="ltr"><div><br>Notes from PSWS / TangerineSDR call of 08-26-2019</div><div><br></div><div>1. Discussion of FPGA clocking scheme. Gold plated fingers are on the DE, while the MEC connectors are on the RF modules.</div><div><br></div><div>2. Add analog input pin on CLM ICD for low cost VCXO control voltage input.</div><div><br></div><div>3. How to handle 4 receivers from a common clock module?</div><div><br></div><div>4. Is there some switch technology that can handle Dickie switching of noise and receiver?  What would the cost and 3rd order intermod performance be?  PIN diodes have problems below about 1-2 MHz.</div><div><br></div><div>5. Need cost estimates for DE and RF Modules.</div><div><br></div><div>6. Hardware unique serial number on every receiver?<br></div><div>What are the manufacturing implications? Can buy EPROMS and One-Time-Programmable ROMS with unique serial numbers.</div><div><br></div><div>7. Can we fit a reset line on the receiver module?  For shared I2C-SPI, do we have enough chip select lines?  We are out of connector pins.</div><div><br></div><div>-- Tom, N5EG</div><div><br></div></div></div>