<div dir="ltr"><div><br></div><div>I finished the last test planned for the silicon Labs board.  This test turned on all 4 outputs</div><div>from the board, set them 1 Hertz apart from each other, and turned off the OUT0 jitter</div><div>minimization, allowing the dividers to be used as needed for all four outputs.</div><div><br></div><div>After a 12 hour run, the ADEV of OUT0 is the same as when only one output was turned on (OUT0)</div><div>and it was set for jitter minimization at the exclusion of others.  I won't post a chart as</div><div>it is just two straight lines on top of each other.</div><div><br></div><div>Overall I'm quite impressed with the performance of the SI chip / eval board.  It appears that</div><div>it could be a good candidate to generate the clocks for the SDR - ADC clock, FPGA clock, etc.)</div><div>I was only able to find one condition where it degraded, and we probably should be able to</div><div>dodge that by avoiding certain ratios when we select the ADC and FPGA clock rates.</div><div><br></div><div>-- Tom, N5EG </div><div><br></div><div><br></div><div><br></div></div>